【深度】芯片巨头开战2纳米

今年1月，荷兰ASML生产的第一台High-NA EUV光刻机首次开箱面世。这台总重约150吨、需250个集装箱才能装下的庞然巨物，可将世界上最先进的芯片制程从3纳米进一步缩小至2纳米。它的出现也打响了半导体厂商量产2纳米芯片的第一枪。

作为全球排名第一的晶圆代工厂，台积电是跑得最快的选手。

据台湾《工商时报》3月29日报道，融易新媒体消息，台积电2纳米制程布局全线提速，公司位于新竹宝山Fab20 P1厂将于4月进行设备安装工程，为其2纳米芯片量产热身准备，预计台积电宝山P1、P2及高雄三座先进制程晶圆厂均于2025年量产，吸引苹果、英伟达、AMD及高通等客户争抢产能。

虽然台积电回复媒体称不发表评论，但按照公司2022年7月在投资者会议上公布的路线图，2纳米制程将在2024年试产，2025年量产。台积电正按规划时间表如期于今年开启2纳米芯片的生产。

除台积电外，2纳米赛道上也出现了三星、英特尔追赶的身影。

作为与台积电在5纳米、3纳米缠斗多年的老对手，三星在2纳米的竞争上也步步紧逼。根据韩国媒体ZDNet报道，三星已通知客户和合作伙伴，将从今年年初开始将其第二代3纳米制程更名为2纳米制程。虽然公司始终未回应外界对其“靠改名领先对手”的质疑，但日前已官宣2纳米或将在今年底前开始量产。

而英特尔则是重返赛场的“新对手”。早年靠制造芯片创业，但后来遭台积电与三星甩在身后，又在10纳米、7纳米制程上接连折戟后，英特尔在芯片制造领域明显掉队，先进制程芯片几乎全部外包给台积电代工。

但自从现任CEO帕特·基辛格上台后，公司便在其领导之下计划重振制造芯片的晶圆代工业务。在2月份举办的首届Intel Foundry Direct Connect大会上，英特尔公布了旗下intel 18A（按照英特尔官方定义为1.8纳米、但业内通常将其与对手的2纳米进行横向对比）、及更先进的未来制程路线图，且intel 18A规划的量产时间与两大对手相近，2024年下半年准备就绪量产，2025年会推出基于18A的产品。

距离台积电、三星在2022年推出3纳米制程芯片刚满一年，2纳米的竞争就已经遭提上日程。面对台积电全球第一大芯片代工厂的领先地位，三星、英特尔都不约而同地将2纳米看作弯道超车的机会——前者喊话要在三年之内重夺芯片市场第一，后者誓言要在2030年建成全球第二大代工厂。

按照半导体行业经典的摩尔定律，集成电路可容纳的晶体管数目，每隔18个月便会增加一倍，性能相应也增加一倍。大众所知的几纳米通常指代晶体管的尺寸，为在集成电路上尽可能容纳更多的晶体管，从10纳米到7纳米，再到5纳米、3纳米，晶体管尺寸越做越小，芯片也相应越来越小。

2纳米最早出现在2021年。IBM当时发布了全球首颗2纳米制程的芯片。根据官方资料介绍，IBM的这颗2纳米制程芯片是将大约500亿晶体管放在一片指甲盖大小的芯片上，与7纳米制程的芯片相比，其运算速度将快45%，效率则将提高75%。但业内普遍认为IBM作为研究机构，尚不具备量产的能力，2纳米制程芯片从实验室到量产，还需要一段时间。

在芯片制程尺寸不断缩小的过程中，芯片厂商需要解决的问题更多，例如漏电。在台积电为2纳米芯片设计的技术方案中，首次用上了GAAFET架构。GAAFET架构全称全包围栅场效应晶体管，与突破14纳米制程以下沿用的FinFET架构不同，GAAFET利用栅电极覆盖电流通道的四个侧面，而非传统的三个，能够让晶体管继续缩小下去而不漏电，从而允许在降低运行功率的情况下显着提高性能。

类似具有里程碑意义的方案还包括晶圆背面供电。较于传统正面供电，这项技术能够降低电压降，从而减少功耗，显著提升芯片性能的表现。

此前，三星已经在其3纳米制程上采用了上述两项技术方案，英特尔也在持续跟进。多位产业人士表示，从2纳米开始，GAAFET与背部供电将会成为行业标配。

长期关注半导体制程工艺的全德学投资总监方亮向界面新闻介绍，每一代制程在内部大致分研发与量产两个阶段。芯片厂首先在实验室不计代价地投入制造出少量的晶圆，紧接着掌握技术、提升良率至30%-40%；然后量产部门就会接手，依次进行风险试产、小规模量产，再到大规模量产，不断推高良率并提升产能。等到芯片良率达到60%-70%左右，就可以基本保证“商业化阶段凑活够用”。

当一家芯片厂商在某代制程芯片上可以保持80%以上的良率，月产能攀升至10万片，它就基本能在这一代先进制程工艺上站稳脚跟。

同时，为保持足够快的迭代节奏，芯片厂商会保持“量产一代、研发一代、储备一代”的工作流程。