5nm工艺集体“翻车”？先进制程极限何时到？(2)

  静态功耗方面，场效应管的沟道寄生电阻随节点进步变小，在电流不变的情况下，单个场效应管的功率也变小。但另一方面，单位面积内晶体管数目倍速增长又提升静态功耗，因此最终单位面积内的静态功耗可能保持不变。

  厂商为追求更低的成本，用更小面积的芯片承载更多的晶体管，看似是达成制程越先进、芯片性能越好、功耗越低。但实际情况更复杂，有的厂商通过增加核心、也有通过设计更复杂的电路，无论是增加核心还是设计更复杂的电路，都需要面对功耗激增的问题，两者之间又需要寻找新方法进行平衡。

  晶体管结构的升级

  国际商业战略IBS公司主席兼CEO Handel Jones就曾表示，传统Bulk CMOS工艺技术将在20nm走到尽头，必须用创新的思路和方法寻找新的替代工艺。胡正明教授在2020年提出全耗尽型绝缘体上硅(FD-SOI)工艺;目前行业广泛采用鳍式场效应晶体管(FinFET)则是1999年发明。FinFET工艺很好的平衡了20nm至5nm之间的芯片性能与功耗，类似于鱼鳍式的架构控制电路的连接和断开，改善电路控制并减少漏电流，晶体管的沟道也随之大幅度缩短，静态功耗随之降低。

  Moortec首席技术官Oliver King曾接受外媒体采访时称：“当制造工艺升级到16nm或14nm时，处理器速度的到很大的提高，而且漏电流也下降得比较快，以至于我们在使用处理器时能够用有限的电量做更多的事情。但从7nm升级到5nm的过程中，漏电情况几乎与28nm水平相同，以至于厂商需要重新平衡功耗和性能之间的关系。”

  Cadence的数字和签准组高级产品管理总监Kam Kittrell也曾表示，“很多人都没有弄清能够消耗如此多电能的东西，他们需要提前获取工作负载的信息才能优化动态功耗。长期以来，我们一直专注于静态功耗，以至于一旦切换到FinFET节点时，动态功耗就成为大问题。另外多核心的出现也有可能使系统过载，因此必须有更智能的解决方案。”

  IC设计公司、制造公司在5nm节点上面临相同的问题，也是这几款5nm芯片集体“翻车”的根本。不成熟的IC设计或制造工艺，都会影响性能与功耗的最大化折中。虽然不排除IC设计公司为追求更好的性能，牺牲功耗。

  在FinFET工艺之后，环绕式闸极电晶体(GAA)也开始提上议程，台积电原本计划在5nm节点上应用该技术，但考虑到综合性能和成本之后，选择继续使用FinFET工艺。让GAA的应用推迟至3nm节点上(4nm节点为5nm改良版)，外界对于功耗、性能的平衡并不了解。

  高昂的晶圆设计和制造成本

  除了功耗和性能之间的平衡外，越先进工艺的晶圆设计费用和制造成本更高。根据市场研究机构International Business Strategies (IBS)给出的数据显示，65nm工艺的设计成本需要2400万美元，28nm工艺则需要6290万美元，融易资讯网（www.ironge.com.cn），7nm和5nm分别达到3.49亿与4.76亿美元。

  制造成本方面，乔治敦大学沃尔什外交学院安全与新兴技术中心(CSET)的《AI Chips: What They Are and Why They Matter》报告指出，台积电每片5nm晶圆的制造费用大约为17000美元，是7nm的近两倍;作者还估算出每颗5nm芯片需要238美元的制造成本，加上108美元的设计成本、80美元的封装和测试成本，芯片设计公司需要为每颗5nm芯片支付高到426美元(约2939元)的总成本金额。

  从第一代DUV光刻的7nm跳到EUV光刻机的7nm LPP，再到2020年实现量产的5nm FF EUV，台积电和三星又将斥巨资投入3nm的研发与量产中。台积电CEO魏哲家在投资人会议上宣布，台积电2021年资本的支出将高到250亿至280亿美元，其中80%会使用在包括3nm、5nm及7nm的先进制程上，10%用在高端封装及光罩作用，另外10%用在特殊制程上。台积电3nm制程的进度，预计将在2021年试产，在2022年下半年进入量产，帮助英特尔代工3nm处理器芯片。

  此外，三星也曾对外称其3nm GAA的成本可能会超过5亿美元，预期在2022年大规模，讲采用比FinFET更先进的GAAFET 3nm制程芯片。